Optimizando adquisición de datos AC/DC: superando retos del ADC con tecnología Sigma‑Delta de tiempo continuo

Los fenómenos de muestreo en convertidores analógico‑a‑digital (ADC) inducen los problemas de aliasing y kickback capacitivo, y para resolver estos problemas, los diseñadores usan filtros y amplificadores de impulso que introducen sus propios conjuntos de desafíos. Esto hace que lograr rendimiento dc y ac de precisión en áreas de aplicación de ancho de banda medio sea un reto y los diseñadores terminan haciendo trade‑offs de objetivos del sistema para lograrlo.

Este artículo describe ADCs sigma‑delta (∑-Δ) de tiempo continuo que resuelven inherentemente y dramáticamente los problemas de muestreo simplificando cadenas de señal. Eliminan la necesidad de filtros antialiasing y buffers, y resuelven errores de offset y deriva de la cadena de señal asociados con componentes adicionales. Estos beneficios reducen el tamaño de la solución, facilitan el diseño y mejoran el matching de fase y latencia general del sistema. Este artículo también dibuja una comparación con convertidores de tiempo discreto y destaca beneficios del sistema, así como las restricciones de usar ADCs sigma‑delta de tiempo continuo.

Fundamentos del muestreo

La digitalización de datos involucra dos procesos fundamentales: muestreo y cuantización, como se muestra en la Figura 1. El muestreo es el primer paso donde una señal analógica continua x(t) se convierte en una señal de tiempo discreto x(n) usando frecuencia de muestreo fS. El resultado está uniformemente separado por un período de 1/TS (fS = 1/TS).

El segundo paso es la cuantización, que aproxima el valor de estas muestras de tiempo discreto a uno de los valores finitos posibles y se representa en código digital, como se muestra en la Figura 1. Esta cuantización a un conjunto finito de valores lleva a error en digitalización llamado ruido de cuantización.

El proceso de muestreo también resulta en aliasing, en el que vemos foldback de señales de entrada y sus armónicos alrededor de la frecuencia de reloj sample‑and‑hold. El criterio de Nyquist requiere que la frecuencia de muestreo sea al menos el doble de la frecuencia más alta contenida en la señal. Si la frecuencia de muestreo es menos del doble de la frecuencia analógica máxima, ocurrirá un fenómeno conocido como aliasing.

Para entender las implicaciones del aliasing en dominios de tiempo y frecuencia, primero considere el caso de una representación en dominio de tiempo de una onda seno de tono único muestreada como se muestra en la Figura 2. En este ejemplo, la frecuencia de muestreo, fS, no es al menos 2fa, sino solo ligeramente más que la frecuencia de entrada analógica, fa, fallando así el criterio de Nyquist. Observe que el patrón de las muestras reales produce una onda seno aliasada a una frecuencia más baja igual a fS – fa.

La correspondiente representación en dominio de frecuencia de este escenario se muestra en la Figura 3.

El ancho de banda de Nyquist se define como el espectro de frecuencia de dc a fS/2. El espectro de frecuencia se divide en un número infinito de zonas de Nyquist, cada una con ancho igual a 0.5fS. En la práctica, el muestreador ideal es reemplazado por un ADC seguido por un procesador FFT. El procesador FFT solo provee salida de dc a fS/2; es decir, las señales o alias que aparecen en la primera zona de Nyquist.

Considere el caso de una onda seno de frecuencia única fa muestreada a una frecuencia fS por un muestreador de impulso ideal (ver Figura 1). Asuma también que fS > 2fa. La salida en dominio de frecuencia del muestreador muestra alias, o imágenes, de la señal original alrededor de cada múltiplo de fS; es decir, en frecuencias iguales a | ± KfS ± fa|, K = 1, 2, 3, 4, etc.

Ahora considere el caso de una señal que está fuera de la primera zona de Nyquist en la Figura 3. La frecuencia de la señal es solo ligeramente menor que la frecuencia de muestreo, correspondiendo a la condición mostrada en la representación de dominio de tiempo en la Figura 2. Observe que aunque la señal está fuera de la primera zona de Nyquist, su imagen (o alias), fS – fa, cae dentro. Volviendo a la Figura 3, está claro que si una señal no deseada aparece en cualquiera de las frecuencias de imagen de fa, también ocurrirá en fa, produciendo así un componente de frecuencia espurio en la primera zona de Nyquist.

Combatiendo desafíos para rendimiento de precisión

Para aplicaciones de alto rendimiento, los diseñadores de sistema necesitan combatir ruido de cuantización, aliasing y problemas de muestreo de entrada switched‑capacitor resultantes del proceso de muestreo. Ambos tipos de ADCs de precisión —es decir, registros de aproximación sucesiva (SAR) y ADCs sigma‑delta, disponibles en la industria— están diseñados usando técnicas de muestreo basadas en switched‑capacitor.

Ruido de cuantización

En un ADC Nyquist ideal, el tamaño del LSB del ADC determinará el ruido de cuantización que se añade a la entrada, mientras se hace conversión analógico‑a‑digital. Este ruido de cuantización se extiende sobre el ancho de banda de fS/2. Para combatir el ruido de cuantización, la primera técnica es oversampling, que es muestrear la señal de entrada a una tasa mucho mayor que la frecuencia de Nyquist para aumentar la relación señal‑ruido (SNR) y la resolución (ENOB). En oversampling, la frecuencia de muestreo se elige N veces la frecuencia de Nyquist (2 × fIN), y como resultado el mismo ruido de cuantización tiene que extenderse ahora sobre N veces la frecuencia de Nyquist. Esto también relaja los requisitos del filtro antialiasing. La ratio de oversampling (OSR) se define como fS/2fIN, donde fIN es el BW de señal de interés. Como guía general, oversampling el ADC por factor de cuatro proporciona un bit adicional de resolución, o aumento de 6 dB en rango dinámico. Aumentar la ratio de oversampling resulta en ruido general reducido y la mejora de rango dinámico (DR) debido a oversampling es ΔDR = 10log10 OSR en dB.

El oversampling se usa inherentemente e implementa junto con funcionalidad integrada de filtro digital y decimación. El modulador básico de oversampling en ADC sigma‑delta forma el ruido de cuantización de modo que la mayor parte ocurre fuera del ancho de banda de interés, resultando en un rango dinámico general aumentado a bajas frecuencias, como se muestra en la Figura 4. El filtro pasa‑bajos digital (LPF) luego remueve el ruido de cuantización fuera del ancho de banda de interés, y el decimador reduce la tasa de datos de salida de vuelta a la tasa de Nyquist.

El noise shaping es la otra técnica para reducir el ruido de cuantización. En ADCs sigma‑delta, un cuantizador de baja resolución (un bit a cinco bits) se usa dentro de un bucle después del filtro de bucle. Un DAC se usa como feedback para restar la señal cuantizada de la entrada, como se muestra en la Figura 5.

El integrador seguirá sumando el error de cuantización resultando en conformación del ruido de cuantización a frecuencias más altas, que luego puede filtrarse usando un filtro digital. La Figura 6 ilustra la densidad espectral de potencia (PSD) de la salida x[n] de un ADC sigma‑delta típico. La pendiente de noise‑shaping depende del orden del filtro de bucle H(z) (ver Figura 11) y es (20 × n) dB/decada, donde n es el orden del filtro de bucle. El ADC sigma‑delta logra alta resolución en‑banda por combinación de noise shaping y oversampling. Ancho de banda en‑banda es igual a fODR/2 (ODR significa output data rate). Mayor resolución puede obtenerse aumentando el orden del filtro de bucle o aumentando la ratio de oversampling.

Aliasing

Para combatir aliasing en aplicaciones de alto rendimiento, filtros antialiasing de orden superior se usan para evitar cualquier cantidad de foldback. Un filtro antialiasing es un filtro pasa‑bajos que limita la banda de la señal de entrada y asegura que no hay componente de frecuencia en la señal más allá del ancho de banda de interés que pueda fold back. El rendimiento del filtro dependerá de qué tan cerca la señal out‑of‑band está de fS/2, y la cantidad de atenuación requerida.

Para ADCs SAR, el gap entre BW de señal de entrada y frecuencia de muestreo no es enorme, por lo que necesitamos un filtro de orden superior que requiere diseño de filtro complejo de orden superior con más potencia y más distorsión. Por ejemplo, si un SAR de 200 kSPS tiene BW de entrada de 100 kHz, el filtro antialiasing necesitará rechazar señal de entrada >100 kHz para asegurar que no hay aliasing. Esto requiere un filtro de orden muy alto. La Figura 7 muestra la demanda de curva pronunciada.

Si se elige velocidad de muestreo de 400 kSPS para relajar el orden del filtro, el rechazo es necesario para >300 kHz frecuencia de entrada. Aumentar la velocidad de muestreo aumentará la potencia, y para el doble de velocidad, la potencia también se duplicaría. Mayor oversampling a costa de potencia relajará aún más el requisito del filtro antialiasing, ya que la frecuencia de muestreo es mucho mayor que el BW de entrada.

En ADCs sigma‑delta, la entrada se oversamplea a un OSR mucho mayor, por lo que el requisito del filtro antialiasing se relaja ya que la frecuencia de muestreo es mucho mayor que el BW de entrada, como se muestra en la Figura 8.

La Figura 9 da una idea de la complejidad del AAF para arquitecturas SAR y sigma‑delta de tiempo discreto (DTSD). Si tomamos un ancho de banda de entrada –3 dB de 100 kHz para lograr 102 dB atenuación en frecuencia de muestreo fS, un filtro antialiasing de segundo orden será necesario para un ADC DTSD mientras que obtener la misma atenuación en fS requerirá un filtro de quinto orden usando un ADC SAR.

Para un ADC sigma‑delta de tiempo continuo (CTSD), la atenuación es inherente, así que no necesitamos ningún filtro antialiasing.

Estos filtros pueden ser un punto de dolor para diseñadores de sistema, y tienen que optimizarlos por el droop que proveen en la banda de interés y proveer tanta rechazo como sea posible. También añaden muchos otros errores como offset, ganancia, error de fase y ruido al sistema, reduciendo así su rendimiento.

Además, ADCs de alto rendimiento son diferenciales por naturaleza, así que necesitamos el doble de componentes pasivos. Para obtener mejor matching de fase en aplicaciones multi‑canal, todos los componentes en la cadena de señal deben match bien. Como resultado, se requieren componentes con tolerancias más ajustadas.

Entrada Switched‑Capacitor

El muestreo de entrada switched‑capacitor se basa en el tiempo de asentamiento de la entrada muestreada sobre un capacitor, creando una demanda de corriente transitoria de carga/descarga cuando el interruptor de muestreo se enciende/apaga. Esto se llama kickback en la entrada y requiere un amplificador de impulso de entrada que pueda soportar estas corrientes transitorias. Además, la entrada debe estar asentada al final del tiempo de muestreo y la precisión de la entrada muestreada determina el rendimiento del ADC, implicando que el amplificador de impulso necesita asentarse rápidamente tras el evento de kickback. Esto lleva a la necesidad de un driver de alto ancho de banda que pueda soportar asentamiento rápido y absorber el kickback de la operación switched‑capacitor. En entradas switched‑capacitor, siempre que el muestreo está ON, el driver inmediatamente tiene que suministrar la carga para el capacitor de hold. Este repentino surge en corriente solo puede proveerse a tiempo si el driver tiene capacidades de ancho de banda suficientes. Debido a las parasitarias del interruptor, habrá kickback en el driver en el momento del muestreo. Si el kickback no se asienta antes del siguiente muestreo, resultará en un error muestreado, corrompiendo así la entrada del ADC.

La Figura 10 muestra el kickback en el ADC DTSD. Si, por ejemplo, la frecuencia de muestreo es 24 MHz, la señal de datos necesita asentarse dentro de 41 ns. Como la referencia también es una entrada switched‑capacitor, un buffer de alto ancho de banda también es necesario en el pin de entrada de referencia. Estos buffers de señal de entrada y referencia añaden ruido y reducen el rendimiento general de la cadena de señal. Además, los componentes de distorsión del driver de señal de entrada (alrededor de la frecuencia S&H) se añaden a los requisitos antialiasing. También, con entradas switched‑capacitor, cambios en la velocidad de muestreo resultarán en corriente de entrada variable. Esto podría resultar en re‑ajuste del sistema para reducir error de ganancia generado en el driver o la etapa precedente mientras se impulsa el ADC.

ADC Sigma‑Delta de Tiempo Continuo

Un ADC CTSD es una arquitectura alternativa sigma‑delta que aprovecha principios como oversampling y noise shaping, pero que tiene un medio alternativo de implementar la operación de muestreo que entrega beneficios de sistema significativos.

La Figura 11 muestra una comparación de arquitectura DTSD y CTSD. Como vemos en la arquitectura DTSD, la entrada se muestrea antes del bucle. El filtro de bucle H(z) es discreto en tiempo e implementado usando integradores switched‑capacitor. El DAC de feedback también es switched‑capacitor‑based. Como hay muestreo en la entrada, lo que resultará en problema de aliasing desde f_S, un filtro antialiasing adicional es requerido en la entrada antes de ser muestreada.

CTSD no tiene muestreador en la entrada. En su lugar, se muestrea en el cuantizador dentro del bucle. El filtro de bucle ahora es de tiempo continuo usando integradores de tiempo continuo, y lo mismo para el DAC de feedback. Similar a la cuantización que se forma, el aliasing debido al muestreo también se forma. Esto resulta en un ADC casi no‑muestreador, haciendo una clase propia.

La frecuencia de muestreo del CTSD es fija, a diferencia del DTSD donde la frecuencia de muestreo del modulador puede escalarse fácilmente. También, se sabe que los ADCs CTSD son menos tolerantes a jitter que equivalentes switched‑capacitor. Cristales off‑the‑shelf u osciladores CMOS proveen relojes low‑jitter a ADCs localmente, lo que ayuda a evitar transmitir reloj low‑jitter sobre aislamiento y reduce EMC.

Los dos beneficios primarios de CTSD son el rechazo de alias inherente y las entradas resistivas para señales y referencia.

Antialiasing inherente

Mover el cuantizador dentro del bucle resulta en rechazo de alias inherente. Como se muestra en la Figura 12, la señal de entrada pasa a través del filtro de bucle antes de ser muestreada y el error de foldback (alias), que se introduce en el cuantizador, también ve este filtro. La señal y el error de alias verán la misma función de transferencia de ruido que el bucle sigma‑delta, y ambos tendrán noise shaping similar al ruido de cuantización en arquitecturas sigma‑delta. Así, la respuesta de frecuencia del bucle CTSD rechaza naturalmente señales de entrada alrededor de múltiplos enteros de la frecuencia de muestreo, actuando como un filtro antialiasing.

Entrada resistiva

Tener entradas resistivas en señal e inputs de referencia hace más fácil de impulsar que configuraciones sample‑and‑hold. Con entradas resistivas constantes, no hay kickback y el driver puede removerse completamente. La entrada es libre de distorsión, como se muestra en la Figura 13. Y como la resistencia de entrada es constante, el re‑ajuste del sistema para errores de ganancia también se elimina.

Las entradas analógicas pueden ser bipolares aunque el ADC tenga suministro unipolar. Esto puede remover la necesidad de level shifting desde un front‑end bipolar al ADC. El rendimiento dc del ADC puede no ser el mismo ya que el resistor de entrada ahora tiene corriente dependiente de common‑mode de entrada así como la corriente de entrada.

La carga de referencia también es resistiva, lo que reduce switching kickback, por lo que un buffer de referencia separado no es requerido. El resistor para un filtro pasa‑bajos puede hacerse on‑chip para que pueda track junto con la carga resistiva on‑chip (ya que podrían ser del mismo material), para deriva de error de ganancia por temperatura reducida.

La arquitectura CTSD no es nueva, pero las megatendencias en mercados industriales e de instrumentación demandan rendimiento de precisión dc y ac a anchos de banda más altos. Además, clientes prefieren un diseño de plataforma única que atienda la mayoría de sus soluciones para reducir su time‑to‑market.

La arquitectura CTSD ha sido la elección en un amplio conjunto de aplicaciones que van desde audio de alto rendimiento a front‑end RF de handset celular debido a varias ventajas sobre otros tipos de ADCs. Los beneficios incluyen mayor amenabilidad a integración y bajo consumo de potencia, pero también, y posiblemente más importante, porque usar un CTSD resuelve varios problemas significativos a nivel de sistema. Debido a varios shortcomings tecnológicos, el uso de CTSD se había limitado previamente a frecuencias/ancho de banda de audio relativo y rango dinámico más bajo. Por tanto, convertidores Nyquist de alto rendimiento como ADCs de aproximación sucesiva y convertidores DTSD oversampled han sido la solución mainstream para aplicaciones de precisión, alto rendimiento/ancho de banda medio.

Sin embargo, recientes avances tecnológicos han habilitado superar muchas limitaciones. Por ejemplo, el AD7134 de Analog Devices soporta ADC de alta precisión dc a 400 kHz ancho de banda basado en CTSD que logra especificaciones de rendimiento sustancialmente más altas, mientras provee precisión dc y, a su vez, habilita la solución para varios problemas importantes a nivel de sistema en aplicaciones de instrumentación de alto rendimiento. El AD7134 también integra un conversor de tasa de muestreo asíncrono (ASRC) proveyendo datos a tasas de datos variables derivadas de la velocidad de muestreo fija de CTSD. La tasa de datos de salida puede ser independiente de la frecuencia de muestreo del modulador y puede habilitar uso exitoso de ADCs CTSD para diferentes throughputs granulares. La flexibilidad para cambiar la tasa de datos de salida a nivel granular también habilita a usuarios usar muestreo coherente.

El rechazo de alias inherente remueve la necesidad de un filtro antialiasing, resultando en menos componentes y tamaño de solución menor. Más importante, issues de rendimiento que vienen con un filtro antialiasing como droop, errores como offset, ganancia y error de fase, y ruido en el sistema ya no están presentes. Un filtro antialiasing también añade significativamente a la latencia general en la cadena de señal dependiendo del rechazo necesario. La remoción del filtro elimina este delay completamente, habilitando conversión de precisión en aplicaciones de bucles de control digital ruidosos.

Sin filtro antialiasing a nivel de sistema, el matching de fase en sistemas multi‑canal puede mejorar enormemente. Esto es especialmente útil en aplicaciones demandando bajo mismatch canal‑a‑canal como monitorizado de vibración, mediciones de potencia, módulos de adquisición de datos y sonar. Debido a su acción de filtrado inherente, los ADCs CTSD también son inmunes a cualquier tipo de interferencia a nivel de sistema, así como desde dentro del propio IC. En ADCs DTSD y SAR, hay que tener cuidado de que haya menos interferencia cuando el ADC está muestreando. También, habría inmunidad de interferencia en líneas de fuente de alimentación debido a la acción de filtrado inherente. Con entradas analógicas y de referencia resistivas constantes, el requisito de driver puede removerse completamente también. De nuevo, esto aborda preocupaciones de rendimiento como errores de offset, ganancia, error de fase y ruido al sistema ya no están ahí.

La lucha por lograr rendimiento de precisión es mínima ya que el número de elementos diseñados se reduce significativamente. Esto resulta en tiempo de diseño más rápido, time‑to‑market más rápido para clientes, gestión de BOM más fácil y fiabilidad. La remoción de un filtro antialiasing, un driver y un buffer de referencia reducirá significativamente el área de placa del sistema. Un amplificador de instrumentación puede usarse para impulsar directamente el ADC. Por ejemplo, con el AD7134, como es un ADC solo entrada diferencial, un in‑amp diferencial como el LTC6373 puede usarse como driver. La comparación en la Figura 14 muestra la cadena de señal para una cadena de señal basada en discrete‑time y una basada en continuous‑time. Nuestro experimento muestra 70% de ahorro de área cuando se compara con una cadena de señal equivalente basada en discrete‑time, haciéndolo una excelente elección para aplicaciones multi‑canal de alta densidad.

En conclusión, este enfoque ofrece reducción significativa de tamaño de sistema, simplifica el diseño de la cadena de señal, hace el sistema más robusto y reduce el time‑to‑market general con diseño fácil sin hacer trade‑off de ningún parámetro de rendimiento demandado por aplicaciones de instrumentación de precisión.

Referencias

1. Kester, Walt. "MT‑002: What the Nyquist Criterion Means to Your Sampled Data System Design." Analog Devices, Inc., 2009.
2. Pavan, Shanti. "Alias Rejection of Continuous‑Time Δ∑ Modulators with Switched Capacitor Feedback DACs." IEEE Transactions on Circuits and Systems I: Regular Papers, Vol. 58, No. 2, Febrero 2011.
3. Schreier, Richard y Gabor C. Temes. Understanding Delta‑Sigma Data Converters. John Wiley and Sons, 2005.

Agradecimientos

El autor quiere agradecer a Abhilasha Kawle, Avinash Gutta y Roberto Maurino por su soporte en este artículo.